> só pode mudar de estado quando o sinal aplicado na entrada de clock transitar de 0 para 1.

> o FF só responde as entradas SET e RESET quando ocorre uma borda de subida no sinal de clock.

> esta é a tabela verdade para o circuito FF S-R com clock:

[image]

> a seta para cima indica que uma borda de subida é necessária.

> é a entrada CLK que faz com que o FF mude de estado lógico de acordo com os níveis lógicos das entradas S-R no instante que ocorre a transição ativa do clock.

> esse FF opera da mesma maneira que um FF disparado por borda de subida, exceto pelo fato da saída mudar de estado lógico apenas nos instantes em que ocorrem as bordas de descida. (tabela verdade igual, porém com as setas para baixo)

> o circuito mais simples de um FF é formado por:

1. Latch NAND básico

2. Circuito direcionador de pulsos

3. Circuito detector de borda.

> o CDB produz um pulso estreito positivo (CLK*) que ocorre no instante da transição ativa do pulso na entrada CLK.

> o CDP direciona esse pulso para a entrada SET ou RESET do latch de acordo com seus níveis lógicos.

> pulso estreito utilizado para criação do CLK*